Usuario:Luiswtc73/taller2

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El proceso de 65 nm es un avanzado nodo litográfico usado en la fabricación en volumen de Fabricación de circuitos integrados CMOS. Printed linewidths (i.e., transistor gate lengths) can reach as low as 25 nm on a nominally 65 nm process, while the pitch between two lines may be greater than 130 nm.[1]​ For comparison, cellular ribosomes are about 20 nm end-to-end. A crystal of bulk silicon has a lattice constant of 0.543 nm, so such transistors are on the order of 100 atoms across. By September 2007, Intel, AMD, IBM, UMC, Chartered and TSMC were producing 65 nm chips.

Ejemplo: proceso en 65 nm de Fujitsu[2][3][editar]

  • largo puerta: 30 nm (high-performance) to 50 nm (low-power)
  • voltaje núcleo: 1.0 V
  • 11 capas de Cu interconectadas usando silicato en nano-clustering como dieléctrico ultralow k (k=2.25)
  • Metal 1 pitch: 180 nm
  • Níquel de fuente de siliciuro/drenado
  • Puerta espesor de óxido: 1.9 nm (n), 2.1 nm (p)

Hay actualmente dos versiones del proceso: CS200, enfocado en alto rendimiento, y CS200A enfocado en bajo consumo.

Productos fabricados con la tecnología de proceso de 65 nm[editar]

Referencias[editar]

Véase también[editar]