Serial Peripheral Interface

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Bus SPI: un maestro y un esclavo.
SPI bus: un maestro y tres esclavos.

El Bus SPI (del inglés Serial Peripheral Interface) es un estándar de comunicaciones, usado principalmente para la transferencia de información entre circuitos integrados en equipos electrónicos. El bus de interfaz de periféricos serie o bus SPI es un estándar para controlar casi cualquier dispositivo electrónico digital que acepte un flujo de bits serie regulado por un reloj.

Incluye una línea de reloj, dato entrante, dato saliente y un pin de chip select, que conecta o desconecta la operación del dispositivo con el que uno desea comunicarse. De esta forma, este estándar permite multiplexar las líneas de reloj.

Muchos sistemas digitales tienen periféricos que necesitan existir pero no ser rápidos. La ventajas de un bus serie es que minimiza el número de conductores, pines y el tamaño del circuito integrado. Esto reduce el coste de fabricar montar y probar la electrónica. Un bus de periféricos serie es la opción más flexible cuando se tiene tipos diferentes de periféricos serie. El hardware consiste en señales de reloj, data in, data out y chip select para cada circuito integrado que tiene que ser controlado. Casi cualquier dispositivo digital puede ser controlado con esta combinación de señales. Los dispositivos se diferencian en un número predecible de formas. Unos leen el dato cuando el reloj sube otros cuando el reloj baja. Algunos lo leen en el flanco de subida del reloj y otros en el flanco de bajada. Escribir es casi siempre en la dirección opuesta de la dirección de movimiento del reloj. Algunos dispositivos tienen dos relojes. Uno para capturar o mostrar los datos y el otro para el dispositivo interno.


Operación[editar]

El SPI es un protocolo síncrono. La sincronización y la transmisión de datos se realiza por medio de 4 señales:

  • SCLK (Clock): Es el pulso que marca la sincronización. Con cada pulso de este reloj, se lee o se envía un bit. También llamado TAKT (en Alemán).
  • MOSI (Master Output Slave Input): Salida de datos del Master y entrada de datos al Slave. También llamada SIMO.
  • MISO (Master Input Slave Output): Salida de datos del Slave y entrada al Master. También conocida por SOMI.
  • SS/Select: Para seleccionar un Slave, o para que el Master le diga al Slave que se active. También llamada SSTE.

La Cadena de bits es enviada de manera síncrona con los pulsos del reloj, es decir con cada pulso, el Master envía un bit. Para que empiece la transmisión el Master baja la señal SSTE ó SS/Select a cero, con esto el Slave se activa y empieza la transmisión, con un pulso de reloj al mismo tiempo que el primer bit es leído. Nótese que los pulsos de reloj pueden estar programados de manera que la transmisión del bit se realice en 4 modos diferentes, a esto se llama polaridad y fase de la transmisión:

  • 1. Con el flanco de subida sin retraso.
  • 2. Con el flanco de subida con retraso.
  • 3. Con el flanco de bajada sin retraso.
  • 4. Con el flanco de bajada con retraso.

Pros y contras del bus SPI[editar]

Ventajas[editar]

  • Comunicación Full Duplex
  • Mayor velocidad de transmisión que con I²C o SMBus
  • Protocolo flexible en que se puede tener un control absoluto sobre los bits transmitidos
    • No está limitado a la transferencia de bloques de 8 bits
    • Elección del tamaño de la trama de bits, de su significado y propósito
  • Su implementación en hardware es extremadamente simple
    • Consume menos energía que I²C o que SMBus debido que posee menos circuitos (incluyendo las resistencias pull-up) y estos son más simples
    • No es necesario arbitraje o mecanismo de respuesta ante fallos
    • Los dispositivos clientes usan el reloj que envía el servidor, no necesitan por tanto su propio reloj
    • No es obligatorio implementar un transceptor (emisor y receptor), un dispositivo conectado puede configurarse para que solo envíe, sólo reciba o ambas cosas a la vez
  • Usa mucho menos terminales en cada chip/conector que una interfaz paralelo equivalente
  • Como mucho una única señal específica para cada cliente (señal SS), las demás señales pueden ser compartidas

Desventajas[editar]

  • Consume más pines de cada chip que I²C, incluso en la variante de 3 hilos
  • El direccionamiento se hace mediante líneas específicas (señalización fuera de banda) a diferencia de lo que ocurre en I²C que se selecciona cada chip mediante una dirección de 7 bits que se envía por las mismas líneas del bus
  • No hay control de flujo por hardware
  • No hay señal de asentimiento. El servidor podría estar enviando información sin que estuviese conectado ningún cliente y no se daría cuenta de nada
  • No permite fácilmente tener varios servidores conectados al bus
  • Sólo funciona en las distancias cortas a diferencia de, por ejemplo, RS-232, RS-485, o Bus CAN

SPI en ATMEGA8[editar]

El SPI Master(servidor) inicializa el ciclo de comunicación cuando se coloca en bajo el Selector de Esclavo (SS-Selector Slave)(cliente). Master y Slave(servidor y cliente) preparan los datos a ser enviados en sus respectivos registros de desplazamiento y el Master genera el pulso del reloj en el pin SCK para el intercambio de datos. Los datos son siempre intercambiados desde el Maestro al Esclavo en MasterOut-SlaveIn, MOSI, y desde Esclavo al Maestro en MasterIn-SlaveOut, MISO. Después de cada paquete de datos el Maestro debe sincronizar el esclavo llevando a 'alto' el selector de Esclavo, SS.


Cuando se configure como Maestro, la interfaz SPI no tendrá un control automático de la línea SS. Este debe ser manejado por software antes de que la comunicación pueda empezar, cuando esto es realizado, escribiendo un byte en el registro de la SPI comienza el reloj de la SPI, y el hardware cambia los 8 bits dentro del Esclavo. Después de cambiar un Byte, el reloj del SPI para, habilitando el fin de la transmisión ( SPIF ). Si la interrupción del SPI está habilitado (SPIE) en el registro SPCR, una interrupción es requerida. El Master podría continuar al cambio del siguiente byte escribiendo dentro del SPDR, o señalizar el fin del paquete colocando en alto el Esclavo seleccionado, línea SS. El último byte llegado se mantendrá en el registro Buffer para luego usarse.

Cuando lo configuramos como un Esclavo, la interfaz ISP permanecerá durmiendo con MISO en tres-estados siempre y cuando el pin SS este deshabilitado. En este estado, por el software se podría actualizar el contenido del registro SPDR, pero los datos no serán desplazados por la llegada del pulso de reloj en el pin SCK hasta que el pin SS no sea habilitado( '0' ). Será visto como un byte completamente desplazado en el fin de la transmisión cuando SPIF se habilite. Si la interrupción SPI, SPIE en SPCR, está habilitada, una interrupción es solicitada. El Esclavo podría continuar para colocar nuevos datos para ser enviados dentro del SPDR antes de seguir leyendo la data que va llegando. El último byte que entra permanecerá en el buffer para luego usarse.

(MSTR en SPCR es seteado), el usuario puede determinar la dirección del pin SS.

Si SS es configurado como salida, el pin es una salida general la cual no afecta el sistema SPI. Típicamente , el pin SS será manejado desde el Esclavo.

Si es como entrada, este debe ser enviado a alto para asegurar la operación SPI del Master.

Byte SPCR[editar]

    • Bit 7 - SPIE

Habilitación de interrupción en SPI, si el bit SPIF( SPSR ) y el SRGE son habilitados.

    • Bit 6 - SPE

SPI habilitado, debe ser habilitado para cualquier operación SPI.

    • Bit 5 - DORD

Orden de datos, si es '1' el lsb sale primero. Si es '0' el MSB sale primero.

    • Bit 4 - MSTR

Selector Master o Esclavo, si es '1' es Master, de lo contrario Esclavo. Si el pin SS es configurado como entrada y es habilitado('0') mientras MSTR está habilitado, MSTR será deshabilitado, y SPIF( en SPSR) se habilitara.

    • Bit 3 - CPOL

Polaridad del reloj, si es '1' SCK será activo en alto de lo contrario será activo en bajo.

    • Bit 2- CPHA

Fase del reloj.

    • Bit 1,0 - SPR1, SPR0

Selección de la velocidad del reloj, solo funciona en modo master.

Byte SPSR[editar]

    • Bit 7 - SPIF

Bandera de interrupción del SPI. Cuando una transferencia serial es completada, la bandera SPIF es habilitada. Una interrupción es generada si SPIE(en SPCR) y SREG están habilitados. Si SS es una entrada y está en habilitada('0') cuando el SPI está en modo Master, este también habilitara la bandera SPIF. SPIF es deshabilitada por hardware cuando es ejecutada la correspondiente interrupción manualmente.Alternativamente, el bit SPIF es deshabilitado por la primera lectura del registro de estado SPI con SPIF activo.

    • Bit 6 - WCOL

Bandera de colisión de escritura, es habilitado si se produce una escritura durante la transferencia. Es deshabilitado por la primera lectura del registro de estado SPI (SPDR).

    • Bit 0 - SPI2x

Duplicador de velocidad de los bit.

    • Byte SPDR

Es un registro de lectura y escritura usado para la transmisión de datos entre el registro de archivos y el registro de cambio SPI.

Pines usados para el SPI

    • SCK

Es el de salida del Master, en el Esclavo es el reloj de entrada para el canal SPI, Cuando el SPI es habilitado como un Esclavo, este pin es configurado como una entrada a pesar de la configuración de DDB5. Cuando el SPI es habilitado como Master, la dirección de datos de este pin es controlada por DDB5. Cuando el pin es forzado por el SPI a ser una entrada, la pull-up puede ser controlada por el bit PORTB5.

Véase también[editar]

Enlaces externos[editar]