SGI Challenge
| SGI Challenge | ||
|---|---|---|
 | ||
| Información | ||
| Tipo | supercomputadora | |
| Fabricante | Silicon Graphics | |
| Datos técnicos | ||
| Dimensiones |
54x65x74 cm (escritorio) 69x159x122 cm (rack) | |
| Peso |
89 kg (escritorio) 544 kg (rack) | |
| Memoria | Hasta 16 GB | |
| Número de procesadores | Hasta 36 CPU | |
| Rendimiento | Hasta 6,48 GFLOPS | |
| Frecuencia de reloj de CPU | 100 MHz — 250 MHz | |
| Software | ||
| Sistema operativo | IRIX | |
El Challenge, cuyo nombre en código es Eveready (modelos de escritorio) y Terminator (modelos de montaje en rack), es una familia de supercomputadoras desarrolladas y fabricadas por Silicon Graphics a principios y mediados de la década de 1990 que sucedieron a la línea Power (no confundir con los sistemas de la serie IBM POWER). El Challenge fue sucedido posteriormente por Origin 2000 y Origin 200 basados en NUMAlink en 1996.
Modelos[editar]
Hay tres modelos distintivos del Challenge. El primer modelo, simplemente conocido como "Challenge", utilizó el procesador R4400 de 64 bits. Con la introducción del R8000, el Challenge se actualizó para admitir más procesadores y memoria, además de ofrecer soporte para este nuevo procesador. Tales sistemas son conocidos como el "POWER Challenge". Durante los últimos años de la vida útil de la arquitectura Challenge, la línea se actualizó para admitir microprocesadores R10000. Los sistemas Challenge más antiguos que usaban el R10000 se conocían como el "Challenge 10000", mientras que los sistemas POWER Challenge más nuevos que usaban el R10000 se conocían como el "POWER Challenge 10000".
Los modelos con el sufijo "GR" (para "Graphics Ready") podrían admitir los subsistemas de gráficos RealityEngine e InfiniteReality . Los modelos estándar eran servidores o supercomputadores sin soporte de gráficos.
Challenge[editar]
| Modelo | # de CPU | UPC | CPU MHz | Caché L2 | Memoria | Recinto | Introducido | Discontinuado |
|---|---|---|---|---|---|---|---|---|
| DM | 1, 2 o 4 | R4400 | 100, 150, 200 o 250 | 1 MEGABYTE | ? | Deskside | ? | ? |
| L | 2, 4, 8 o 12 | R4400 | 100, 150, 200 o 250 | 1 o 4 MEGABYTE | 2 GB | Deskside | ? | ? |
| GR | 2, 4, 8, 12, 16 o 24 | R4400 | 100, 150, 200 o 250 | 1 o 4 MEGABYTE | ? | ? | ? | ? |
| SG | 2, 4, 8, 12, 16, 24 o 36 | R4400 | 100, 150, 200 o 250 | 1 o 4 MEGABYTE | 16 GB | Montaje en rack | ? | ? |
Challenge 10000[editar]
| Modelo | # de CPU | UPC | CPU MHz | Caché L2 | Memoria | Chasis | Introducido | Discontinuado |
|---|---|---|---|---|---|---|---|---|
| L | 2, 4, 8 o 12 | R10000 | 195 | 1 o 2 MEGABYTE | 2 GB | Deskside | ? | ? |
| GR | 2, 4, 8, 12, 16 o 24 | R10000 | 195 | 1 o 2 MEGABYTE | ? | ? | ? | ? |
| SG | 2, 4, 8, 12, 16, 24 o 36 | R10000 | 195 | 1 o 2 MEGABYTE | 16 GB | Montaje en rack | ? | ? |
POWER Challenge[editar]
El POWER Challenge se anunció el 28 de enero de 1993[1] y estaba destinado a competir contra empresas de supercomputadoras como Cray Research.[1] En el momento de su anuncio, Silicon Graphics afirmó que el POWER Challenge tendría el mismo nivel de rendimiento que el Cray Y-MP con un solo microprocesador.[1] El nuevo modelo se introdujo a mediados de 1994 y utilizaba el conjunto de chips de microprocesador MIPS R8000, que consistía en el microprocesador R8000 y la unidad de punto flotante R8010 acompañado de un caché de "transmisión" y sus controladores asociados. Gran parte del rendimiento de POWER Challenge dependía del R8000, un microprocesador destinado a lograr un rendimiento de supercomputación y diseñado para aplicaciones científicas de punto flotante.[2] Como resultado, el R8000 tenía características tales como instrucciones fusionadas de adición múltiple y un gran caché.[2]
En 1995, Silicon Graphics actualizó el POWER Challenge con microprocesadores R8000 a 90 MHz, lo que permite al sistema escalar hasta 6,48 GFLOPS, una mejora de 1 GFLOPS sobre el microprocesador R8000 anterior con 75 MHz.
| Modelo | # de CPU | UPC | CPU MHz | Caché L2 | Memoria | Chasis | Introducido | Discontinuado |
|---|---|---|---|---|---|---|---|---|
| L | 1 a 6 | R8000 | 75 o 90 | 4 MEGABYTE | 6 6 GB | Deskside | ? | 21 de enero de 1997 |
| GR | 1 a 12 | R8000 | 75 o 90 | 4 MEGABYTE | ? | ? | ? | 21 de enero de 1997 |
| SG | 2 o 18 | R8000 | 75 o 90 | 4 MEGABYTE | 64 MB a 16 GB | Montaje en rack | ? | 21 de enero de 1997 |
POWER Challenge 10000[editar]
El POWER Challenge 10000 se refería a los sistemas basados en POWER Challenge que utilizaban el microprocesador R10000. Estos modelos se introdujeron en enero de 1996, sucediendo al Challenge basado en R4400 y el POWER Challenge basado en R8000, aunque tales sistemas coexistieron con el POWER Challenge 10000 durante algún tiempo. Para admitir el nuevo R10000, una nueva placa de CPU, se introdujo el "IP25". La nueva placa de CPU, al igual que la placa de CPU IP19 anterior, admite cuatro procesadores cada uno y sus cachés secundarios asociados.
| Modelo | # de CPU | UPC | CPU MHz | Caché L2 | Memoria | Chasis |
|---|---|---|---|---|---|---|
| SG | 2, 4, 8, 12, 16, 24 o 36 | R10000 | 195 | 1 o 2 MEGABYTE | 64 MB a 16 GB | Montaje en rack |
CHALLENGEarray[editar]
CHALLENGEarray y POWER CHALLENGEarray es un grupo de servidores Challenge o POWER Challenge respectivamente. El CHALLENGEarray admite de 2 a 288 procesadores R10000, mientras que el POWER CHALLENGEarray admite de 2 a 144 procesadores R8000 y hasta 128 GB de memoria. El POWER CHALLENGEarray se introdujo el 15 de noviembre de 1994.
Otros modelos[editar]
Otros sistemas de Silicon Graphics que usaron la marca "Challenge" fueron el Challenge M y el Challenge S. Estos sistemas fueron reempaquetados de las estaciones de trabajo Silicon Graphics Indigo2 e Indy que no estaban configuradas con el hardware de gráficos que las hizo útiles como estaciones de trabajo. Estos sistemas fueron los Desafíos solo de nombre y no tienen similitud arquitectónica con los Challenge multiprocesador, aunque tenían casos con el mismo tono azul que los Desafíos adecuados. Se marcaron como tales para que los sistemas se comercialicen como parte de la familia de servidores Challenge, posicionados como servidores de nivel de entrada.
Descripción[editar]
La versión de escritorio es predominantemente negro con una franja azul vertical en el lado derecho. El gabinete para montaje en bastidor es negro, pero el frente es azul con una franja negra horizontal en el medio donde está montada la pantalla del controlador del sistema. Los sistemas de escritorio tienen un ancho de 54 cm (21 pulgadas), una altura de 65 cm (26 pulgadas), una profundidad de 74 cm (29 pulgadas) y pesa un mínimo de 89 kg (195 libras).[3] Los sistemas de montaje en bastidor tienen un ancho de 69 cm (27 pulgadas), una altura de 159 cm (62,3 pulgadas), una profundidad de 122 cm (48 pulgadas) y pesa un máximo de 544 kg (1200 libras).[4]
Los sistemas de montaje en bastidor tienen una fuente de alimentación de 1.900 vatios.
Arquitectura[editar]
El Challenge es una computadora multiprocesador multiprocesador de memoria compartida. El sistema se basa en nodos, que se implementan como placas que se conectan a un plano medio que contiene ranuras Ebus y al bus POWERpath-2, un bus del sistema en el que los nodos usan para comunicarse con otros nodos. El bus POWERpath-2 consta de una ruta de 256 bits para datos y una ruta de 40 bits para direccionar a 47.6 MHz (ciclo de 21 nanosegundos), que proporciona 1.2 GB/s de ancho de banda sostenido.
El plano medio en los modelos DM y L contiene cinco ranuras Ebus que pueden admitir una combinación de tres CPU, una memoria o dos placas de interfaz POWERchannel-2. El plano medio también contiene cinco ranuras de expansión VME.
El plano medio en los modelos XL contiene quince ranuras Ebus que pueden admitir una combinación de nueve CPU, ocho memorias o cinco placas de interfaz POWERchannel-2. El plano medio también contiene seis ranuras de expansión VME y tres ranuras de alimentación para placas.
Placas[editar]
El Challenge utiliza un conjunto de placas conocido como POWERpath-2, cuyo código se denomina "Everest". Las tarjetas que conforman este conjunto de tarjetas son las tarjetas de CPU IP19, IP21, IP25, la tarjeta de memoria MC3 y la tarjeta de interfaz ICH2 POWERCHannel-2.
Placas de CPU[editar]
La placa de la CPU contiene los microprocesadores. Hay tres modelos de placas de CPU, la IP19, la IP21 y la IP25. El IP19 se puede configurar con dos o cuatro microprocesadores R4400. También contiene cinco ASIC de interfaz de CPU, cuatro para implementar la ruta de datos y uno para implementar la ruta de dirección. Estos ASIC contienen un promedio de 80,000 puertos cada uno.[5] El IP21 admite el microprocesador R8000 y se puede configurar con uno o dos de estos microprocesadores. El IP25 soporta microprocesadores R10000.
MC3[editar]
La memoria es proporcionada por la placa de memoria MC3, que contiene treinta y dos ranuras de módulo de memoria en línea (SIMM) y dos controladores de hoja. SIMM con corrección de errores (FPM) de modo de página rápida (FPM) con capacidades de 16 MB (conocido como el SIMM de "alta densidad") y 64 MB (conocido como SIMM "superdensidad") son compatibles, permite que la placa proporcione 64 MB a 2 GB de memoria. Los SIMMs se instalan en grupos de cuatro.
La memoria está organizada en ocho bancos, con cuatro bancos formando una hoja. La memoria se puede intercalar si hay dos o más hojas presentes en el sistema. El bus de memoria tiene una anchura de 576 bits, con una ruta de 512 bits para datos y una ruta de 64 bits para ECC. La memoria es controlada por los dos controladores de hoja. Cada controlador de hoja gestiona cuatro bancos de memoria y la mitad de una transacción de memoria. Por lo tanto, está conectado a 256 bits del bus de memoria y 128 bits del bus POWERpath-2.[6]
Las transacciones de memoria tienen un ancho de 128 bytes, el mismo ancho que la línea de caché de los microprocesadores MIPS utilizados. Una lectura de memoria se completa en dos ciclos del reloj de memoria, y los controladores de hoja la almacenan temporalmente antes de colocarla en un bus enviado por el bus POWERpath-2 en cuatro ciclos del reloj del bus POWERpath-2.[6]
Los SIMM están protegidos por ECC, y la implementación de ECC puede corregir errores de un solo bit y detectar errores de doble bit. Los SIMM también contienen circuitos de autoprueba incorporados, que prueban el SIMM durante el encendido o reinicio y alertan el firmware, lo que desactiva el banco de memoria que contiene algún SIMM defectuoso, si se detectan fallas.[6]
Referencias[editar]
- ↑ a b c "New 'Micros' Disclosed". The New York Times, 28 January 1993.
- ↑ a b Peter Yan-Tek Hsu. "Design of the R8000 Microprocessor". IEEE Micro, April 1994.
- ↑ «M. Schwenden. Deskside POWER CHALLENGE and CHALLENGE L Owner’s Guide, 23 April 1996, document number: 007-1732-060. Silicon Graphics, Inc.». Archivado desde el original el 3 de marzo de 2016. Consultado el 27 de julio de 2019.
- ↑ «Greg Morris and Pablo Rozal. POWER CHALLENGE and CHALLENGE XL Rackmount Owner's Guide, 23 April 1996, document number: 007-1735-050. Silicon Graphics, Inc.». Archivado desde el original el 3 de marzo de 2016. Consultado el 27 de julio de 2019.
- ↑ Mike Galles and Eric Williams. "Performance optimizations, implementation, and verification of the SGI Challenge multiprocessor".
- ↑ a b c POWER CHALLENGE Technical Report. Silicon Graphics, Inc.
Véase también[editar]
- SGI Onyx, sistema de visualización gráfico basado en la arquitectura del Challenge
| Control de autoridades |
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Datos: Q7390062