Usuario:Piero71/RISC Single Chip

Esquema lógico del chip RSC

El RISC Single Chip, o RSC, es un microprocesador de un solo chip desarrollado y fabricado por International Business Machines (IBM). El RSC era una implementación de un solo chip con funciones reducidas de POWER1, una unidad central de procesamiento (CPU) de varios chips que implementaba el conjunto de instrucciones (ISA) POWER. Se utilizó en modelos de estaciones de trabajo de gama baja de la familia IBM RS/6000, como los modelos 220 y 230.

El RSC operaba en frecuencias de 33 y 45 MHz. Tiene tres unidades de ejecución: una unidad de coma fija, unidad de coma flotante y un procesador de saltos; y una caché de datos e instrucciones unificadas de 8 KB. Al igual que el POWER1, el controlador de memoria y la E/S estaban estrechamente integrados, con las unidades funcionales responsables de las funciones: una unidad de interfaz de memoria y una unidad de secuenciador, residiendo en el mismo silicio que el procesador. El RSC contiene nueve unidades funcionales: unidad de ejecución de coma fija (FXU), unidad de ejecución de coma flotante (FPU), unidad de gestión de memoria (MMU), unidad de interfaz de memoria (MIU), unidad de secuenciador, unidad de conexión común, unidad de procesador de chip (COP), unidad de obtención de instrucciones y unidad de envío y cola de instrucciones.

La unidad de coma fija ejecuta instrucciones de enteros, genera direcciones en las operaciones de almacenamiento de carga y algunas partes de las instrucciones de bifurcación. Tiene una segmentación de tres etapas que consta de etapas de decodificación, ejecución y reescritura. Algunas instrucciones requieren varios ciclos en la etapa de ejecución antes de que se completen.

La unidad de coma flotante ejecuta instrucciones de coma flotante. A diferencia del POWER1, el RSC no tiene la capacidad de renombrar registros debido a un área de silicio limitada en la que debe encajar la unidad. Para realizar operaciones de 64 bits (doble precisión), los operandos se dividen en dos y la instrucción pasa dos veces a través de la matriz de multiplicación y suma. La canalización de coma flotante consta de cuatro etapas, decodificación, multiplicación, agregación y reescritura.

El RSC tiene un caché unificado de 8 KB en lugar de caché de instrucciones separada y grandes cachés de datos como el POWER1. La memoria caché unificada es asociativa de conjuntos bidireccionales y utiliza una política de almacenamiento directo sin recargar en caso de pérdida de almacenamiento y una política de reemplazo del menos usado recientemente (LRU). Tiene un tamaño de línea de caché de 64 bytes, y cada línea de caché está dividida en cuatro tetrapalabras (16 bytes), con cada tetrapalabra con su propio bit válido en el directorio de caché. Durante cada ciclo, se pueden leer cuatro palabras y se pueden escribir dos palabras dobles.

El bus de datos de la memoria tiene 72 bits de ancho, con 64 bits utilizados para la ruta de datos y 8 bits utilizados para el código de corrección de errores (ECC). La unidad de interfaz de memoria administra el bus y realiza verificaciones ECC de los datos que ingresan al procesador. La lógica ECC es capaz de corregir errores de un solo bit. Comparado con el POWER1, el bus de datos de la memoria RSC es más angosto y utiliza SIMM estándar de la industria en lugar de tarjetas de memoria personalizadas.

El RSC contenía aproximadamente un millón de transistores en un silicio de 14,9 mm por 15,2 mm (226,48 mm²) fabricado por IBM en un proceso CMOS con un tamaño de característica mínimo de 0,8 μm y tres niveles de cableado. Está empaquetado en un módulo de pin grid array de cerámica de 36 mm por 36 mm que tenía 201 pines de señal. Requería una fuente de alimentación de 3,6 voltios y consumía 4 vatios durante el funcionamiento a 33 MHz.

Véase también

• PowerPC 601
• IBM RAD6000