VIA Nano

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VIA Nano
Microprocesador
VIA Nano Chip Image (perspective).jpg
Fabricante(s) TSMC
Velocidad de FSB 800 MT/s a 1333 MT/s
Longitud del canal MOSFET 65 nm a 45 nm
Microarquitectura VIA Isaiah
Zócalo(s) Ball grid array
Núcleo(s) Isaiah (CN)
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El VIA Nano (su nombre código antiguo fue VIA Isaiah) es un procesador de 64 Bits para computadoras personales (CPU), anunciado por VIA Technologies desde 2004.

En 2007 VIA anunció oficialmente que su división de CPU, Centaur Technology, estaba trabajando en una nueva arquitectura para procesadores en los últimos cuatro años, lo que confirma los anteriores rumores. Esta nueva arquitectura ha sido diseñado desde cero, con fecha de lanzamiento planeada para principios de 2008.

El 24 de enero de 2008, el diseño se inauguró y presentó no sólo como un procesador, sino también como la arquitectura VIA Isaías de 64 bits.

El 28 de mayo de 2008, VIA anunció la disposición final de procesadores Isaiah tanto de voltaje estandard como variantes de baja tensión, mientras que también presenta el procesador de marca Nano

A diferencia de Intel y AMD, VIA utiliza dos nombres clave para el desarrollo de cada uno de sus núcleos de CPU. En este caso, el código «CN» se utilizó en los EE.UU. por Centaur Technology. Nombres Bíblicos se utilizan como códigos de los núcleos de VIA en Taiwán, Isaiah (Isaías) fue el nombre elegido para este procesador y la arquitectura.

Se espera que la VIA Isaías sea el doble de rápido en el rendimiento en enteros y cuatro veces más rápido en punto flotante respecto a la generación anterior (VIA Esther) a una velocidad de reloj equivalente. El consumo de energía también se espera que esté a la par con la generación anterior de CPUs VIA, con un TDP que va desde 5W a 25W.

Siendo un diseño completamente nuevo, la arquitectura Isaiah fue construida con soporte para características como el conjunto de instrucciones x86-64 y tecnología de virtualización que no se disponía en anteriores microprocesadores VIA, como la línea VIA C7

Características[editar]

  • Nombre código CN.
  • Instrucciones de arquitectura X86-64
  • Proceso de fabricación de 65nm o 45nm
  • 25W TDP a 2.0GHz
  • Bus V4 a una velocidad de 800 MHz ~ 1333MHz
  • Soporte para ECC
  • Tecnología de virtualización (implementación compatible con Intel)
  • Memoria caché L1 de 64KB y memoria caché L2 de 1 MB, exclusiva
  • Compatible a nivel de pin con el VIA C7.
  • 94 Millones de transistores aproximadamente

Mejoras en la arquitectura[editar]

  • Diseño out-of-order y superescalar: Proporciona mucho mejor rendimiento que su predecesor, el procesador VIA C7, que era in-order. Esto sitúa a la arquitectura de Isaías en línea con las actuales ofertas de AMD e Intel, con excepción de Intel Atom, que tiene un diseño in-order.
  • Fusión de instrucciones : Permite combinar algunas instrucciones como una sola instrucción con el fin de reducir los requisitos de energía y dar un mayor rendimiento.
  • Diseño de caché: Un diseño de caché exclusivo significa que los contenidos de la caché L1, no están duplicados en la caché L2, proporcionando una caché total más grande.
  • Prefetch de datos: La incorporación de nuevos mecanismos de prefetch de datos, incluyendo tanto la carga de una caché de 64 líneas antes de cargar la caché L2 como una carga directa para la caché L1.
    • Obtiene 4 instrucciones x86 por ciclo frente a las 3-5 de Intel.
    • Envía 3 unidades / reloj a las unidades de ejecución.
  • Acceso a la memoria: Fusión de los almacenes más pequeños en mayor carga de datos.
  • unidades de ejecución: Están disponibles siete unidades de ejecución, lo que permite hasta siete micro-ops para ser ejecutadas por el reloj.
    • 2 unidades de enteros: Una unidad (ALU1) es característica completa, mientras que el otro (ALU2) carece de algunas bajo las instrucciones de uso y, por tanto, se puede utilizar con más frecuencia para tareas como la dirección cálculos.
    • 2 unidades de almacenamiento (VIA se refieren a estas como almacén de direcciones y otro para almacén de datos)
    • 1 unidad de carga
    • Medios de comunicación o 2 unidades de 128-bit de ancho datapath, 4 de apoyo único precisión o 2 de doble precisión.
    • Una unidad (MEDIA-A) se corresponde con el soporte de punto flotante, 2-reloj de la latencia para instrucciones add de simple precisión y doble precisión, integer SIMD, cifrado, división y raíz cuadrada.
    • La otra unidad (MEDIA-B) realiza multiplicación en precisión simple, con 3-reloj de la latencia para multiplicación de doble precisión.
  • Cálculo de medios: Se refiere al uso de unidades de ejecución de coma flotante .
    • Utiliza una unidad de ejecución para cálculo de coma flotante y otra para multiplicación, que permite la ejecución de hasta cuatro coma flotante y multiplica cuatro por reloj.
    • a nueva aplicación de adición-FP Además con los más bajos de latencia (en relojes) visto en procesadores x86 hasta la fecha.
    • Casi todas las instrucciones SIMD entero se ejecutan en un ciclo reloj.
    • Implementa conjunto de instrucciones multimedia MMX, SSE, SSE2, SSE3, SSSE3
  • Administración de Energía: Además de que requiere de muy baja potencia, se incluyen muchas características nuevas .
    • Incluye un nuevo estado de energía C6 (cachés son lavadas con estado interno guardado, y voltaje principal está apagada).
    • Control de Estado P-Adaptive: La transición entre el rendimiento y la tensión de los estados sin parar la ejecución.
    • Overclocking adaptable: overclocking automático si hay baja temperatura en el procesador de núcleo.
    • Limitador térmico adaptable: Ajuste del procesador para mantener una temperatura de usuario predefinidas.
  • Cifrado: Incluye el motor VIA PadLock
    • Soporte por hardware de cifrado Advanced Encryption Standard, y hashing SHA-1 y SHA-256

Enlaces externos[editar]

Véase también[editar]