Esfuerzo lógico

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El esfuerzo lógico (logical effort) es concepto acuñado por Ivan Sutherland y Robert Sproull in 1991, que permite obtener estimaciones de retardo en circuitos CMOS basándose únicamente en la topología del camino combinacional.

El método del esfuerzo lógico permite, dada una función lógica, encontrar cuál es la estructura de puertas lógicas que obtiene el menor retardo de propagación. Esta técnica es útil para cálculos rápidos y cualitativos de circuitos sencillos.

Expresión del retardo de una puerta lógica[editar]

La técnica del esfuerzo lógico se basa en normalizar el retardo de propagación de una puerta respecto del retardo de un inversor (puerta NOT) cuya salida no está conectada a ninguna carga (τ = 3RC, si consideramos que la movilidad de la difusión pmos es la mitad de la nmos). Expresaremos el retardo normalizado de la siguiente forma:

d = f + p

Donde p es el retardo parásito y f el esfuerzo de etapa. El retardo parásito, conceptualmente, es el retardo que sufre la puerta lógica al tener que cargar o descargar su propia capacidad, y el esfuerzo de etapa es el retardo debido a la carga de la puerta lógica, es decir, a su fan-out. El esfuerzo de etapa, a su vez, se desdobla en el producto de dos términos: el esfuerzo lógico g, que expresa cuánto peor es la puerta lógica acometiendo su carga comparado con un inversor de igual fuerza, y un esfuerzo eléctrico equivalente a la relación entre la capacidad externa y la capacidad de entrada de la puerta lógica en cuestión. En fórmula:

f = gh
h = \frac{C_{out}}{C_{in}}

Combinando estas expresiones obtenemos la ecuación básica que expresa el retardo en unidades de τ:

d = gh + p

En la fórmula anterior, sólo el término h es función de las dimensiones reales de los transistores que forman parte de la puerta lógica. Tanto p como g dependen únicamente de la estructura interna de la misma. La utilidad del método del esfuerzo lógico se manifiesta en el análisis de cadenas de puertas lógicas. Conociendo los valores de esfuerzo lógico y retardo parásito de las puertas de una cadena (valores ambos fáciles de derivar de la documentación de la biblioteca de celdas), es posible no sólo dimensionar de forma óptima los transistores que las componen, sino comparar entre distintas estructuras lógicamente equivalentes y elucidar cuál de ellas da el menor retardo.

Ha de tenerse en cuenta que el modelo de esfuerzo lógico se basa en una interpretación lineal del funcionamiento de los transistores CMOS, en la que además se tienen en cuenta un buen número de simplificaciones, como por ejemplo:

  • La capacidad de difusión es similar a la capacidad de puerta
  • Dos transistores conectados en serie comparten su capacidad de difusión
  • Las capacidades de puerta-fuente y de puerta-drenador del transistor son despreciables.
  • La impedancia de interconexión es nula

Este modelo, asimismo, no tiene en cuenta el efecto de la pendiente de la rampa de subida o de bajada en el retardo de propagación.

Referencias[editar]