10 nanómetros

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El nodo de 10 nanometros (10nm) es el nodo de tecnología que sigue al nodo de 14nm, y categoría 10nm quiere decir chips fabricados usando tecnologías de proceso entre 10 y 20 nanometros.

La nomenclatura original de este nodo de tecnología como "11nm" viene de la Hoja de Ruta de Tecnología Internacional para Semiconductores (ITRS). Según la edición de 2007 de esta hoja de ruta, en el año 2022, el paso medio (es decir, la mitad de la distancia entre características idénticas en una matriz) para una DRAM debería ser de 11nm, aunque la Arquitectura y Modelo de Cadencia de Silicio de Intel coloca su nodo de 10nm más cerca para el año 2015. Pat Gelsinger, de momento ejerciendo como Director Tecnológico de Intel, reivindicó en 2008 qie Intel ve un 'camino claro' hacia el nodo de 10nm.[1] [2] En el nodo de 11nm en 2015, Intel espera utilizar un paso medio de alrededor de 21nm. Jefe científico de Nvidia, William Dally, afirma que ellos también llegarán a 11 nm de semiconductores en 2015, una transición que afirma será facilitada principalmente a través de las nuevas herramientas de automatización de diseño electrónico. ¿Cómo el uso de tales herramientas de diseño le ayudará Nvidia superar las limitaciones físicas de la tecnología CMOS y la litografía convencional es poco clara [cita requerida]. Esta regla de diseño es probable que se obtenga por patrones múltiples, dada la dificultad de aplicar la litografía EUV 2015.

Mientras que el plan de trabajo se ha basado en la extensión continua de la tecnología CMOS, aunque este plan no garantiza que los CMOS basados ​​en silicio se extenderán hasta allí. Esto es de esperar, ya que la longitud de la puerta de este nodo puede ser menor que 6 nm, y el correspondiente espesor dieléctrico de la compuerta sería de bajar a una monocapa o incluso menos. Las estimaciones indicadas indican que los transistores de estas dimensiones se ven afectados de manera significativa por efecto túnel cuántico. Como resultado de ello, se han propuesto extensiones no-silicio de CMOS, utilizando materiales III-V o nanotubos / nanohilos, así como plataformas no-CMOS, incluyendo la electrónica molecular, la informática spin-basado, y los dispositivos de un solo electrón,. Por lo tanto, este nodo se cumple el principio práctico de la nanoelectrónica.

Debido a la amplia utilización de los dieléctricos ultra-low-k como spin-on polímeros u otros materiales porosos, litografía convencional, grabado, o incluso procesos de pulido mecánico-químicos son poco probable que se usa ya que estos materiales contienen una alta densidad de huecos o lagunas. En escalas de ~ 10 nm, túnel cuántico, especialmente a través de las lagunas, se convierte en un fenómeno importante. El control de las lagunas en estas escalas por medio de electromigración puede producir propiedades eléctricas interesantes a sí mismos.

El efecto túnel puede no ser una desventaja cuando su efecto sobre el comportamiento del dispositivo está completamente entendida y usada en el diseño. Transistores futuros pueden haber aislante canales. Una función de onda del electrón decae exponencialmente en una región "prohibida clásicamente" a una velocidad que puede ser controlado por el voltaje de la puerta. Los efectos de interferencia también son posibles. Opción alternativa es más pesados ​​en canales de semiconductores de masas.

Datos de microscopía de emisión fotoelectrónica (PEEM) se utilizó para demostrar que los electrones de baja energía ~ 1.35 eV podrían viajar hasta ~ 15 nm de SiO2, a pesar de la longitud de atenuación medida promedio de 1,18 nm.

Pruebas Tecnológicas[editar]

El 15 de noviembre de 2012, Samsung Electronics dio a conocer un gigabyte (GB), tarjeta multimedia integrado 64 (eMMC) basado en la tecnología de proceso de 10 nm de clase.

El 11 de abril de 2013, Samsung producción masiva de alto rendimiento de 128 gigabit 3 bits Multi-Level-Cell NAND de memoria flash.

Referencias[editar]

  1. Damon Poeter. "Intel's Gelsinger Sees Clear Path To 10nm Chips". Archivado de el original 2009-06-22. Retribuido 2009-06-20.
  2. "MIT: Optical lithography good to 12 nanometers". Archivado del original 2009-06-22. Retribuido 2009-06-20.